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    • 专利摘要:
    本發明揭示一種半導體記憶體裝置，其包括：一記憶胞陣列，其配置成包括複數個記憶胞；一開關單元，其配置成耦合至資料輸入/輸出焊墊，且回應一測試模式信號以控制施加於該資料輸入/輸出焊墊的資料之一資料傳輸路徑；一寫入驅動器，其配置成在一正常模式下驅動從該開關單元所傳送的資料，且寫入該資料在該記憶胞陣列中；及一控制器，其配置成在一測試模式下從該開關單元傳送該資料至該記憶胞。
    公开号:TW201320068A
    申请号:TW101103913
    申请日:2012-02-07
    公开日:2013-05-16
    发明作者:Jae-Ung Lee
    申请人:Hynix Semiconductor Inc；
    IPC主号:G11C29-00
    专利说明:
    半導體記憶體裝置與其測試電路
    示例性具體實施例一般係關於一種半導體積體電路，尤指一種半導體記憶體裝置及其測試電路。
    一般而言，當資料寫入一半導體記憶體裝置的一記憶胞時，經由輸入/輸出焊墊輸入的資料係藉由一寫入驅動器寫入至記憶胞。另外，當資料從記憶胞讀取時，在該等記憶胞中的資料傳送至一感測放大器，並經由該等輸入/輸出焊墊輸出放大的資料。
    第1圖為一般的半導體記憶體裝置之配置圖。
    如第1圖所示，一半導體記憶體裝置100包括一記憶胞陣列101、一位址輸入緩衝器103、一預先解碼器105、一行解碼器107、一區塊解碼器109、一列解碼器111、一資料輸入與輸出緩衝器113、一感測放大器115、一寫入驅動器117及一控制器120。
    該記憶胞陣列101包括連接在字元線與位元線之間的複數個記憶胞。
    該位址輸入緩衝器103接收外部位址，且轉換該等收到的外部位址成為內部位址。該預先解碼器105主要解碼該等內部位址，然後提供該等主要解碼的內部位址給該行解碼器107、該區塊解碼器109與該列解碼器111。該行解碼器107根據預先解碼結果選擇要存取的字元線。該區塊解碼器109根據該等預先解碼結果選擇要存取的區塊。同樣地，該列解碼器111根據該等預先解碼結果選擇要存取的位元線。
    該資料輸入與輸出緩衝器113耦合至資料輸入/輸出焊墊(例如DQ焊墊)。
    當執行該資料寫入作業時，從記憶胞陣列101的選定記憶胞讀取之資料在該感測放大器115中根據從該控制器120產生的控制信號予以放大，且接著經由該資料輸入與輸出緩衝器113輸出至該DQ焊墊。當執行該資料寫入作業時，根據從該控制器120產生的控制信號，從該DQ焊墊輸入的資料經由該資料輸入與輸出緩衝器113提供給該寫入驅動器117，且該資料傳送給從該寫入驅動器117選定的記憶胞。
    該控制器120包括：一第一輸入緩衝器121，其配置成由一晶片選擇信號/CS驅動；一第二輸入緩衝器123，其配置成由一寫入致能信號/WE驅動；一第三輸入緩衝器125，其配置成由一輸出致能信號/OE驅動；一寫入脈衝產生器127，其配置成回應該第二輸入緩衝器123的一輸出信號以產生一寫入脈衝WDEN；及一讀取脈衝產生器129，其配置成回應該第三輸入緩衝器125的一輸出信號以產生一讀取脈衝OEN。該寫入脈衝產生器127亦產生一資料輸入與輸出緩衝器致能信號BUFEN，並提供該產生的資料輸入與輸出緩衝器致能信號BUFEN給該資料輸入與輸出緩衝器113。該讀取脈衝產生器129產生一感測放大器致能信號SAEN，並提供該產生的感測放大器致能信號SAEN給該感測放大器115。
    因此，該半導體記憶體裝置經由該感測放大器讀取該資料，且經由該寫入驅動器寫入該資料。
    但是，當新開發的記憶胞應用至該半導體記憶體裝置時，需要執行該等開發的記憶胞之一驗證程序，但很難確保其經由該感測放大器與該寫入驅動器的讀取/寫入資料驗證之可靠性。因此，當該讀取/寫入作業經由該感測放大器與該寫入驅動器操作時，在驗證該讀取/寫入路徑、該記憶胞陣列、與該控制器的變數之後需要評估該等記憶胞，而因此耗用更多時間測試該等記憶胞。
    在本發明一具體實施例中，一種半導體記憶體裝置包括：一記憶胞陣列，其配置成包括複數個記憶胞；一開關單元，其配置成連接至資料輸入/輸出焊墊，且回應一測試模式信號以控制施加於該資料輸入/輸出焊墊的一資料傳輸路徑；一寫入驅動器，其配置成在該正常模式下驅動從該開關單元傳送的資料，且寫入該資料在該記憶胞陣列中；及一控制器，其配置成在一測試模式下從該開關單元傳送該資料至該記憶胞。
    在本發明另一具體實施例中，一種半導體記憶體裝置包括：一記憶胞陣列，其配置成包括連接在位元線與源極線之間且由施加於字元線的電位所驅動之複數個記憶胞；及一雙向存取控制單元，其配置成回應該測試模式信號在來自該記憶胞的位元線之源極線方向上直接傳送施加於資料輸入/輸出焊墊的資料，或在來自該記憶胞的源極線之位元線方向上直接傳送施加於該資料輸入/輸出焊墊的資料。
    在本發明又另一具體實施例中，一半導體記憶體裝置之測試電路包括：一開關單元，其配置成控制施加於資料與輸出焊墊的一資料傳輸路徑；及一雙向存取控制單元，其配置成回應一測試模式信號以接收施加於該等資料輸入/輸出焊墊的資料，且直接傳送該資料至一記憶胞陣列。
    以下將透過示例性具體實施例參考附屬圖式說明根據本發明之一種半導體記憶體裝置及其測試電路。
    第2圖為根據本發明一示例性具體實施例的一種半導體記憶體裝置之配置圖。
    第2圖為了解釋的方便而顯示一半導體記憶體裝置的主要組件。但是，本技術專業人士瞭解，該半導體記憶體裝置可包括用於操作該半導體記憶體裝置所需的其他組件，例如：一位址處理電路、一控制信號產生電路或其類似者。
    請參考第2圖，根據本發明一具體實施例的一半導體記憶體裝置200可包括一記憶胞陣列210、資料輸入/輸出焊墊220(例如DQ焊墊)、一資料輸入緩衝器230、一開關單元240、一寫入驅動器250與一控制器260。
    該記憶胞陣列210包括連接在字元線與位元線之間的複數個記憶胞。每一單元記憶胞可為由一電流驅動方式進行讀取與寫入的一記憶胞，例如，具有極性的一電阻式記憶胞。在本發明之一具體實施例中，一單元記憶胞可由一磁性記憶胞所配置。
    該開關單元240根據該半導體記憶體裝置200的一操作模式(例如一正常模式與一測試模式)建立經由該資料輸入緩衝器230以提供給該記憶胞陣列210的一資料路徑。更詳細而言，該開關單元240在該正常模式下由一測試模式信號TDIREN驅動，以經由一共通輸入與輸出線GIO<0：n>傳送資料至該寫入驅動器250，且在該測試模式下，經由該共通輸入與輸出線GIO<0：n>傳送資料至該控制器260的一雙向存取控制單元262。
    該雙向存取控制單元262回應該測試模式信號TDIREN以提供經由該共通輸入與輸出線GIO<0：n>所傳送的測試資料，經由一第一局部輸入與輸出線LIO<0：n>或經由一第二局部輸入與輸出線LIOb<0：n>至該記憶胞陣列210。
    如上所述，當執行一測試時，可能無法確保經由該寫入驅動器250寫入該記憶胞陣列210的測試資料之可靠性。因此，根據本發明之一具體實施例，當執行一測試時，資料直接寫入該記憶胞陣列210中，不需通過該寫入驅動器250。此外，如果配置成該記憶胞陣列210的單元記憶胞係為具有極性的電阻式記憶胞，則電流可在該記憶胞的一位元線至源極線方向與一源極線至位元線方向上供應，所以該邏輯高位準的資料與該邏輯低位準的資料兩者皆可直接寫入。
    因此，當該半導體記憶體裝置200於該正常模式下執行該資料寫入作業時，由該測試模式信號TDIREN驅動的開關單元240經由該共通輸入與輸出線GIO<0：n>傳送從該資料輸入緩衝器230接收的資料至該寫入驅動器250。另外，該寫入驅動器250經由該局部輸入與輸出線LIO<0：n>傳送該資料至該記憶胞陣列210，藉以寫入該資料在該記憶胞陣列210的記憶胞中。
    另一方面，當該半導體記憶體裝置200於該測試模式下執行該資料寫入作業時，該開關單元240經由該共通輸入與輸出線GIO<0：n>傳送從該資料輸入緩衝器230接收的資料至該控制器260之雙向存取控制單元262。另外，該雙向存取控制單元262經由該第一局部輸入與輸出線LIO<0：n>或該第二局部輸入與輸出線LIOb<0：n>提供該測試資料至該記憶胞陣列210。
    因此，該測試資料可直接寫入該記憶胞陣列210中，而不需要通過該寫入驅動器250，因此可確保該測試資料的驗證可靠性。此外，因為該測試資料係直接寫入，所以一測試資料可驗證而不需要反應驗證該寫入路徑、該記憶胞陣列與該控制器的變數。因此，可以減少該測試所需的時間。
    根據本發明一具體實施例的開關單元240與雙向存取控制單元262對應該半導體記憶體裝置的測試電路。
    第3圖為第2圖所示的一雙向存取控制單元之示例圖。
    請參考第3圖，根據本發明一具體實施例的雙向存取控制單元262可包括一路徑建立單元301、一第一開關303、與一第二開關305。
    該路徑建立單元301的一輸入端子經由該共通輸入與輸出線GIO耦合至該等DQ焊墊，而該路徑建立單元301的另一端子耦合至一接地端子VSS。另外，回應該測試模式信號TDIREN以從該等DQ焊墊施加的測試資料傳送至該第一局部輸入與輸出線LIO或該第二局部輸入與輸出線LIOb。
    該第一開關303經由該第一局部輸入與輸出線LIO耦合在該路徑建立單元301與該記憶胞212的位元線BL之間。
    該第二開關305經由該第二局部輸入與輸出線LIOb耦合在該記憶胞212的源極線SL與該路徑建立單元301之間。
    該第一開關303與該第二開關305可配置成在該正常模式下關閉，而在該測試模式下開啟。在本發明之一具體實施例中，該第一開關303與該第二開關305之每一者可由串聯連接的一預先充電信號PCGb、一測試模式信號TDIREN與一行選擇信號CYI所驅動的複數個開關元件所配置，但並不限於此。另外，未解釋的參考編號214代表由該字元線驅動信號WL開啟/關閉的一字元線選擇開關。
    在該測試模式下，當該第一位準的資料寫入該記憶胞212時，舉例來說，該路徑建立單元301經由該第一局部輸入與輸出線LIO可傳送該等DQ焊墊的資料至該記憶胞212。此外，當寫入該第二位準的資料時，該路徑建立單元301可經由該第二局部輸入與輸出線LIOb傳送該DQ焊墊的資料至該記憶胞212。
    因此，該資料可直接寫入該記憶胞212中，而不需要通過該寫入驅動器，且該寫入電流可在該記憶胞212的位元線至源極線方向與該源極線方向上提供。因此，該測試可以高速執行，且該測試資料可在多種條件下寫入。
    該路徑建立單元301的操作將參考第4圖與第5圖說明。
    第4圖為第3圖所示的路徑建立單元之示例圖，而第5圖為根據本發明一具體實施例的測試模式信號產生電路之示例圖。
    該路徑建立單元301可配置成包括一第一路徑選擇單元310與一第二路徑選擇單元320，藉以在該測試模式下根據要寫入該記憶胞的資料位準以改變施加於該等DQ路徑的資料之傳輸路徑。
    該第一路徑選擇單元310可包括：一第一傳輸元件T11，其配置成由順向測試模式信號TDIRENFB與TDIRENFD所驅動，以傳送或阻斷施加於該等DQ焊墊的資料至該第一局部輸入與輸出線LIO；及一第二傳輸元件T13，其耦合在該第一局部輸入與輸出線LIO與該接地端子之間，其中該接地端子係由逆向測試模式信號TDIRENRB與TDIRENRD所驅動。
    該第二路徑選擇單元320可包括：一第三傳輸元件T15，其配置成由該等逆向測試模式信號TDIRENRB與TDIRENRD所驅動，以傳送或阻斷施加於該等DQ焊墊的資料至該第二局部輸入與輸出線LIOb；及一第四傳輸元件T17，其耦合在該第二局部輸入與輸出線LIOb與該接地端子之間，其中該接地端子係由該等順向測試模式信號TDIRENFB與TDIRENFD所驅動。
    該等順向測試模式信號TDIRENFB與TDIRENFD及該等逆向測試模式信號TDIRENRB與TDIRENRD可由該測試模式信號TDIREN所產生，舉例來說，可如第5圖所示而產生。
    也就是說，該第一順向測試模式信號TDIRENF藉由延遲該測試模式信號TDIREN而產生，而該第一逆向測試模式信號TDIRENR藉由使該測試模式信號TDIREN反相而產生。
    另外，一第三順向測試模式信號TDIRENFD可藉由使該第一順向測試模式信號TDIRENF反相，及再次使該第二順向測試模式信號TDIRENFB反相而產生。
    同樣地，一第三逆向測試模式信號TDIRENRD可藉由使該第一逆向測試模式信號TDIRENR反相，及再次使該第二逆向測試模式信號TDIRENRB反相而產生。
    從該測試模式信號產生該等順向與逆向測試模式信號的示例並不限於第5圖的電路，因此該電路可做設計上的變化。
    當該路徑建立單元301配置成如第4圖與第5圖所示時，且當該測試模式信號TDIREN施加成該高位準時，該第一傳輸元件T11與該第四傳輸元件T17會開啟，同時該第二傳輸元件T13與該第三傳輸元件T15會關閉。因此，施加於該等DQ焊墊的測試資料經由該第一傳輸元件T11傳送至該第一局部輸入與輸出線LIO，且當執行一寫入作業時，該資料在來自該記憶胞的位元線之源極線方向上移動。
    當該測試模式信號TDIREN施加成該低位準時，該第二傳輸元件T13與該第三傳輸元件T15會開啟，以傳送施加於該等DQ焊墊的資料至該第二局部輸入與輸出線LIOb。因此，當執行一寫入作業時，該資料可在來自該記憶胞的源極線之位元線方向上移動。
    如上所述，在本發明之一具體實施例中，一電流回應該測試模式信號以從該DQ焊墊流至該記憶胞。另外，該順向電流路徑或該逆向電流路徑係根據該測試模式信號的位準加以形成，因此該測試資料可經由該等兩路徑寫入該記憶胞。
    因此，該邏輯高位準與該邏輯低位準兩者的測試資料皆可寫入該等記憶胞胞中。當該記憶胞可包含該電阻式記憶體時，寫入該邏輯高位準與該邏輯低位準的測試資料，然後可實際測量該記憶胞的電阻值。基於該實際測量的電阻值，可容易執行該記憶胞陣列的特性分析。
    另外，該開關單元240(如第2圖所示)可如下所述來配置，該開關單元係用於在該正常模式下形成於該資料輸入緩衝器與該寫入驅動器之間的電流路徑，且用於在該測試模式下形成於該資料輸入緩衝器與該雙向存取控制單元之間的電流通過。
    第6圖為第2圖所示的開關單元之示例圖。
    請參考第6圖，該開關單元240可包括一第一元件241、一第二元件243與該第三元件245。該第一元件241配置成藉由使用該測試模式信號TDIREN及其反相信號做為該輸入信號，當該等輸入信號具有彼此不同相位時以產生該邏輯高位準的輸出信號，但在當該等輸入信號的相位具有相同相位時以產生該邏輯低位準的輸出信號。該第二元件243配置成回應該第一元件241的輸出信號以提供施加於該等DQ焊墊的電流至該雙向存取控制單元262，且該第三元件245配置成回應該第一元件241的輸出信號以提供施加於該等DQ焊墊的電流至該寫入驅動器250。
    在本發明之一具體實施例中，該第一元件241可包含執行XOR運算的一元件XOR。此外，該第二元件243可包含該NMOS電晶體，且該第三元件245可包含該PMOS電晶體，藉以由具有彼此相反相位的信號予以開啟/關閉，但並不限於此。
    雖然以上已說明某些具體實施例，但本技術專業人士應瞭解，所述的具體實施例僅做為示例。因此，此處所述的裝置及方法並不受限於所述的具體實施例。而是此處所述的裝置必須僅受限於配合以上說明及附屬圖式所依據的申請專利範圍。
    100‧‧‧半導體記憶體裝置
    101‧‧‧記憶胞陣列
    103‧‧‧位址輸入緩衝器
    105‧‧‧預先解碼器
    107‧‧‧行解碼器
    109‧‧‧區塊解碼器
    111‧‧‧列解碼器
    113‧‧‧資料輸入與輸出緩衝器
    115‧‧‧感測放大器
    117‧‧‧寫入驅動器
    120‧‧‧控制器
    121‧‧‧第一輸入緩衝器
    123‧‧‧第二輸入緩衝器
    125‧‧‧第三輸入緩衝器
    127‧‧‧寫入脈衝產生器
    129‧‧‧讀取脈衝產生器
    200‧‧‧半導體記憶體裝置
    210‧‧‧記憶胞陣列
    212‧‧‧記憶胞
    214‧‧‧字元線選擇開關
    220‧‧‧資料輸入/輸出焊墊
    230‧‧‧資料輸入緩衝器
    240‧‧‧開關單元
    241‧‧‧第一元件
    243‧‧‧第二元件
    245‧‧‧第三元件
    250‧‧‧寫入驅動器
    260‧‧‧控制器
    262‧‧‧雙向存取控制單元
    301‧‧‧路徑建立單元
    303‧‧‧第一開關
    305‧‧‧第二開關
    310‧‧‧第一路徑選擇單元
    320‧‧‧第二路徑選擇單元
    BL‧‧‧位元線
    BUFEN‧‧‧資料輸入與輸出緩衝器致能信號
    CYI‧‧‧行選擇信號
    GIO‧‧‧共通輸入與輸出線
    GIO<0：n>‧‧‧共通輸入與輸出線
    LIO‧‧‧第一局部輸入與輸出線
    LIO<0：n>‧‧‧第一局部輸入與輸出線
    LIOb‧‧‧第二局部輸入與輸出線
    LIOb<0：n>‧‧‧第二局部輸入與輸出線
    OEN‧‧‧讀取脈衝
    PCGb‧‧‧預先充電信號
    SAEN‧‧‧感測放大致能信號
    SL‧‧‧源極線
    T11‧‧‧第一傳輸元件
    T13‧‧‧第二傳輸元件
    T15‧‧‧第三傳輸元件
    T17‧‧‧第四傳輸元件
    TDIREN‧‧‧測試模式信號
    TDIRENF‧‧‧第一順向測試模式信號
    TDIRENFB‧‧‧第二順向測試模式信號
    TDIRENFD‧‧‧第三順向測試模式信號
    TDIRENR‧‧‧第一逆向測試模式信號
    TDIRENRB‧‧‧第二逆向測試模式信號
    TDIRENRD‧‧‧第三逆向測試模式信號
    WDEN‧‧‧寫入脈衝
    WL‧‧‧字元線驅動信號
    /CS‧‧‧晶片選擇信號
    /OE‧‧‧輸出致能信號
    /WE‧‧‧寫入致能信號
    特徵、態樣及具體實施例將配合附屬圖式說明，其中：
    第1圖為一種半導體記憶體裝置之配置圖。第2圖為根據本發明一示例性具體實施例的一種半導體記憶體裝置之配置圖。
    第3圖為第2圖所示的雙向存取控制單元之示例圖。
    第4圖為第3圖所示的路徑建立單元之示例圖。
    第5圖為根據本發明一具體實施例的測試模式信號產生電路之示例圖。
    第6圖為第2圖所示的開關單元之示例圖。
    200‧‧‧半導體記憶體裝置
    210‧‧‧記憶胞陣列
    220‧‧‧資料輸入/輸出焊墊
    230‧‧‧資料輸入緩衝器
    240‧‧‧切換單元
    250‧‧‧寫入驅動器
    260‧‧‧控制器
    262‧‧‧雙向存取控制單元
    LIO<0：n>‧‧‧第一局部輸入與輸出線
    LIOb<0：n>‧‧‧第二局部輸入與輸出線
    GIO<0：n>‧‧‧共通輸入與輸出線
    TDIREN‧‧‧測試模式信號
    权利要求:
    Claims (18)
    [1] 一種半導體記憶體裝置，其包括：一記憶胞陣列，其配置成包括複數個記憶胞；一開關單元，其配置成耦合至資料輸入/輸出焊墊，且回應一測試模式信號以控制施加於該資料輸入/輸出焊墊的資料之一資料傳輸路徑；一寫入驅動器，其配置成在一正常模式下驅動從該開關單元所傳送的資料，並寫入該資料在該記憶胞陣列中；及一控制器，其配置成在一測試模式下從該開關單元傳送該資料至該記憶胞。
    [2] 如申請專利範圍第1項所述之半導體記憶體裝置，其中該控制器包括一雙向存取控制單元，其配置成回應該測試模式信號以經由第一局部輸入與輸出線提供從該資料輸入/輸出焊墊所傳送的資料至該記憶胞陣列。
    [3] 如申請專利範圍第2項所述之半導體記憶體裝置，其中該雙向存取控制單元配置成回應該測試模式信號以經由第二局部輸入與輸出線提供從該等資料輸入/輸出焊墊所傳送的資料至該記憶胞陣列。
    [4] 如申請專利範圍第3項所述之半導體記憶體裝置，其中該開關單元耦合至該資料輸入/輸出焊墊及該寫入驅動器之間、或是在該等輸入與輸出焊墊及該控制器之間的共通輸入與輸出線。
    [5] 如申請專利範圍第3項所述之半導體記憶體裝置，其中該雙向存取控制單元耦合至該開關單元與該記憶胞陣列之間的第一局部輸入與輸出線與第二局部輸入與輸出線。
    [6] 如申請專利範圍第1項所述之半導體記憶體裝置，其中該記憶胞藉由一電流驅動方式執行資料的讀取/寫入。
    [7] 如申請專利範圍第1項所述之半導體記憶體裝置，其中該記憶胞為一電阻式記憶胞。
    [8] 一種半導體記憶體裝置，其包括：一記憶胞陣列，其配置成包括耦合在位元線與源極線之間，且由施加於字元線的電位所驅動的複數個記憶胞；及一雙向存取控制單元，其配置成回應該測試模式信號以從該位元線直接傳送施加於資料輸入/輸出焊墊的資料至該記憶胞的源極線，或從該源極線直接傳送施加於該等資料輸入/輸出焊墊的資料至該記憶胞的位元線。
    [9] 如申請專利範圍第8項所述之半導體記憶體裝置，更包括一寫入驅動器，其配置成在該正常模式下藉由接收施加於該等資料與輸出焊墊的資料而驅動，並寫入該資料在該記憶胞陣列中。
    [10] 如申請專利範圍第9項所述之半導體記憶體裝置，更包括一開關單元，其配置成耦合至該資料輸入/輸出焊墊，並控制施加於該資料輸入/輸出焊墊的資料之一傳輸路徑，所以該資料回應該測試模式信號被傳送至該雙向存取控制單元或該寫入驅動器。
    [11] 如申請專利範圍第8項所述之半導體記憶體裝置，其中該記憶胞藉由一電流驅動方式執行資料的讀取/寫入。
    [12] 如申請專利範圍第8項所述之半導體記憶體裝置，其中該記憶胞為一電阻式記憶胞。
    [13] 一種用於半導體記憶體裝置的測試電路，其包括：一開關單元，其配置成控制施加於資料輸入/輸出焊墊的資料之一傳輸路徑；及一雙向存取控制單元，其配置成回應一測試模式信號以接收施加於該資料輸入/輸出焊墊的資料，且直接傳送該資料至一記憶胞陣列。
    [14] 如申請專利範圍第13項所述之測試電路，其中該雙向存取控制單元包含一路徑建立單元，其配置成回應該測試模式信號以傳送施加於該資料輸入/輸出焊墊的資料至第一局部輸入與輸出線或至第二局部輸入與輸出線。
    [15] 如申請專利範圍第14項所述之測試電路，其中該路徑建立單元傳送施加於該資料輸入/輸出焊墊的資料至該等第一局部輸入與輸出線，藉以寫入一第一位準的資料在該記憶胞陣列中。
    [16] 如申請專利範圍第14項所述之測試電路，其中該路徑建立單元傳送施加於該資料輸入/輸出焊墊的資料至該等第二局部輸入與輸出線，藉以寫入一第二位準的資料在該記憶胞陣列中。
    [17] 如申請專利範圍第14項所述之測試電路，其中該路徑建立單元包含：一第一路徑建立單元，其包含一第一傳輸元件，其藉由從該測試模式信號產生的一順向測試模式信號所驅動，並傳送或阻斷施加於該資料輸入/輸出焊墊的資料至該等第一局部輸入與輸出線；及一第二傳輸元件，其配置成由從該測試模式信號產生的一逆向測試模式信號所驅動，且耦合該等第一局部輸入與輸出線及一接地端子。
    [18] 如申請專利範圍第14項所述之測試電路，其中該路徑建立單元包括：一第二路徑建立單元，其包含一第三傳輸元件，其由從該測試模式信號產生的一逆向測試模式信號所驅動，並傳送或阻斷施加於該資料輸入/輸出焊墊的資料至該等第二局部輸入與輸出線；及一第四傳輸元件，其配置成由從該測試模式信號產生的一順向測試模式信號所驅動，且耦合該等第二局部輸入與輸出線及一接地端子。
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    US11227641B1|2020-07-21|2022-01-18|Micron Technology, Inc.|Arithmetic operations in memory|
    法律状态:
    2019-03-01| MM4A| Annulment or lapse of patent due to non-payment of fees|
    优先权:
    申请号 | 申请日 | 专利标题
    KR1020110114430A|KR101321481B1|2011-11-04|2011-11-04|반도체 메모리 장치 및 이를 위한 테스트 회로|
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